AMD heeft het eerste prestatiemonitoringsdocument van Zen 6 uitgebracht, waarin de details van de microarchitectuur worden onthuld. Het bevestigt dat Zen 6 geen geleidelijke verbetering van Zen 5 is, maar een volledig nieuw ontwerp dat gebruikmaakt van TSMC's 2nm proces, geoptimaliseerd voor datacenters. De Zen 6-kern maakt gebruik van een 8-brede dispatch-engine en gelijktijdige multithreading (SMT) technologie, waarbij twee threads dynamisch concurreren om middelen, met de nadruk op doorvoer in plaats van ultieme prestaties voor één thread. In vergelijking met de brede kernen van Apple is de single-thread prestatie iets minder, maar het is geschikt voor hoge parallelle werkbelasting. Het document toont aan dat speciale tellers ongebruikte dispatch-slots en thread-arbitrageverliezen volgen, wat de nadruk van AMD op breedteontwerp benadrukt. De vectorrekenkracht is aanzienlijk verbeterd, met ondersteuning voor volledige breedte AVX-512, inclusief formaten zoals FP64, FP32, FP16 en BF16, en beschikt over FMA/MAC en gemengde floating-point- en integer-instructies (zoals VNNI, AES, SHA). De 512-bits doorvoer is extreem hoog, zelfs met de noodzaak om tellers te combineren voor nauwkeurige metingen, wat de krachtige potentie in intensieve wiskundige berekeningen aantoont. Zen 6 is voor het eerst ontworpen met datacenters als kernidee, en de EPYC "Venice" zal tot 256 kernen ondersteunen. De functionaliteit van de clientversie blijft nog te bezien, maar over het algemeen zal Zen 6 een prestatiemonster worden voor rekenintensieve toepassingen.